相干verilog浮点数的运算
有关verilog浮点数的运算
浮点数与整数之间的运算需要例化浮点IP来运算吗？
比如：一个浮点数A加/减/乘/除一个整数B，需要把B表示成浮点的形式，然后例化出浮点运算的IP，将A、B作为输入，从而得到结果？
麻烦各位指点。。
------解决方案--------------------
FPGA里面没有单精度、双精度的浮点数的，专用的IP核除外。用的都是定点浮点数，说白了就是用一个整数表示一个浮点数。
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自己编个浮点运算function
浮点数与整数之间的运算需要例化浮点IP来运算吗？
比如：一个浮点数A加/减/乘/除一个整数B，需要把B表示成浮点的形式，然后例化出浮点运算的IP，将A、B作为输入，从而得到结果？
麻烦各位指点。。
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FPGA里面没有单精度、双精度的浮点数的，专用的IP核除外。用的都是定点浮点数，说白了就是用一个整数表示一个浮点数。
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自己编个浮点运算function