quartus的延迟为什么这么严重啊该怎么处理

quartus的延迟为什么这么严重啊
我用vhdl写了几个逻辑门,用quartus ii仿真时输出的延迟非常严重
Assembly code
library ieee;
use ieee.std_logic_1164.all;
entity e is
port(
a,b:in std_logic;
y,h,f,yf,yh,hf,yhf:out std_logic
);
end e;
architecture b of e is
begin
process(a,b)
begin 
y<=a and b;
h<=a or b;
f<=not a;
yf<=a nand b;
yh<=a xor b;
hf<=a nor b;
yhf<=not(a xor b);
end process;
end b;


为什么延迟这么严重啊?怎么改进?

------解决方案--------------------
FPGA的Pin到Pin延迟一般都比较大的
你改改约束条件试试
在工程属性的Timing项里

------解决方案--------------------
不要用simulator, 不然你会后悔的, 我是说以后, 上modelsim. 绝不忽悠.
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不要用模拟软件, 不然你会后悔的, 我是说以后, 上逻辑分析仪. 绝不忽悠.