verilog里面count=count+1;的硬件电路是什么样子的？解决方案

verilog里面count=count+1;的硬件电路是什么样子的？
用到add模块了是吗？ 最后面的1 是如何做的？

如果用count<=count+1; 会有什么不同呢？ 我知道一个是 阻塞的 一个是非阻塞的。我问的是实际效果？会导致不期望的逻辑错误吗？

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探讨

引用:
“<=”非阻塞赋值语句，“=”阻塞赋值语句，其表现的区别：
非阻塞赋值语句，在该块语句结束后才得到值；
阻塞赋值语句，在此语句结束之后马上得到值；
举例：
always@(posedge clock)
m=3;
n=75;
n<=m;
r=n;
语句执行结束后，r的值为75，而不是3，就是说在本块语句结束时，n的值才改变.
不知道说……

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习惯使用阻塞语句
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楼主的例子，阻塞和非阻塞是一样的，因为block中只有一条语句。不过这个明显是一个时序逻辑，因为敏感变量表中是clock边沿触发。建议使用非阻塞<=，避免不必要的错误。也许有的仿真器会出错